Модель вход/выход
Модели вход/выход, ассоциируемые с каждым цифровым компонентом, имеют тип UIO и задаются по формату
.MODEL <имя модели вход/выход> UIO [<параметры модели>]
Параметры модели вход/выход приведены в табл. 6.3.
Таблица 6.3
| Идентификатор параметра | Параметр | Значение по умолчанию | Единица измерения
| ||||
| INLD | Входная емкость | 0 | Ф | ||||
| OUTLD | Выходная емкость | 0 | Ф | ||||
| DRVH | Выходное сопротивление высокого уровня | 50 | Ом | ||||
| DRVL | Выходное сопротивление низкого уровня | 50 | Ом | ||||
| DRVZ | Выходное сопротивление утечки цепи, моделируемой как цепь хранения заряда | 250 кОм | Ом | ||||
| INR | Входное сопротивление утечки цепи, моделируемой как цепь хранения заряда | 30 кОм | Ом | ||||
| TSTOREMN | Минимальное время сохранения заряда цепи, моделируемой как цепь хранения заряда | 1 мс | с | ||||
| AtoD1 | Имя макромодели интерфейса А/Ц первого уровня | AtoDDefault | |||||
| DtoA1 | Имя макромодели интерфейса Ц/А первого уровня | DtoADefault | |||||
| AtoD2 | Имя макромодели интерфейса А/Ц второго уровня | AtoDDefault | |||||
| DtoA2 | Имя макромодели интерфейса Ц/А второго уровня | DtoADefault | |||||
| AtoD3 | Имя макромодели интерфейса А/Ц третьего уровня | AtoDDefault | |||||
| DtoA3 | Имя макромодели интерфейса Ц/А третьего уровня | DtoADefault | |||||
| AtoD4 | Имя макромодели интерфейса А/Ц четвертого уровня | AtoDDefault | |||||
| DtoA4 | Имя макромодели интерфейса Ц/А четвертого уровня | DtoADefault | |||||
| TSWLH1 | Время переключения 0 | 0 | с | ||||
| TSWLH2 | Время переключения 0 | 0 | с | ||||
| TSWLH3 | Время переключения 0 | 0 | с | ||||
| TSWLH4 | Время переключения 0 | 0 | с | ||||
| TSWHL1 | Время переключения 1 | 0 | с | ||||
| TSWHL2 | Время переключения 1 | 0 | с | ||||
| TSWHL3 | Время переключения 1 | 0 | с | ||||
| TSWHL4 | Время переключения 1 | 0 | с | ||||
| TPWRT | Пороговое значение длительности импульса | Равно минимальной задержке | с | ||||
| DIGPOWER | Имя макромодели источника питания | DIGIFPWR |
Входная и выходная емкости INLD, OUTLD принимаются во внимание при расчете времен задержки. Выходные сопротивления цифровых устройств задаются параметрами DRVH, DRVL модели вход/выход UIO (рис. 6.3, а). Выходное сопротивление компонента, находящегося в состоянии “1”, обозначается как DRVH, в состоянии “0” – DRVL. В программе PSpice выходные сопротивления компонентов принимают значения в диапазоне от DIGDRVF (Forcing strength) до DIGDRVZ (Z strength), который в логарифмическом масштабе разбивается на 64 уровня (максимальному сопротивлению DIGDRVZ присваивают код 0, а минимальному DIGDRVF – код 63). По умолчанию DIGDRVF=2 Ом, DIGDRVZ=20 кОм; их значения переназначаются по директиве .OPTIONS. В конфликтных ситуациях, когда к одному узлу подключаются вентили с разными выходными сопротивлениями, логический уровень узла устанавливается вентилем с минимальным выходным сопротивлением, код которого больше кодов остальных сопротивлений в заданное число раз. Это отношение кодов сопротивлений задается параметром DIGOVRDRV
директивы .OPTIONS, который по умолчанию равен 3. Когда имеется несколько вентилей с близкими выходными сопротивлениями и разными логическими уровнями, узлу присваивается неопределенное состояние X.
Времена переключения выходных каскадов цифровых ИС задаются параметрами TSWLHn, TSWHLn (трудности их определения по справочным данным заключаются в том, что обычно приводятся значения общего времени переключения всей ИС).
Макромодели интерфейсов составляются пользователями и включаются в библиотечный файл. Эти модели отражают характер входных/выходных сопротивлений цифровых компонентов с разной степенью подробности. Модели, имеющиеся в стандартной библиотеке интерфейсов программы PSpice, приведены ниже:
|
IO_LEVEL |
Определение |
|
0 |
Текущее значение параметра DIGIOLVL директивы .OPTIONS (по умолчанию равно 1) |
|
1 |
Основная (простейшая) модель, имеющая логические состояния 0, 1, X, R и F (AtoD1/DtoA1) |
|
2 |
Основная (простейшая) модель без промежуточного состояния X (AtoD2/DtoA2) |
|
3 |
Сложная модель с промежуточным состоянием X (AtoD3/DtoA3) |
|
4 |
Сложная модель без промежуточных состояний X, R и F (AtoD4/DtoA4) |
Сложные модели точнее имитируют нелинейности входных сопротивлений цифровых ИС, однако требуют больших вычислительных затрат.
Имена макромоделей интерфейсов указываются с помощью параметров AtoD1, DtoA1, ..., AtoD4, DtoA4. Выбор уровня модели интерфейса для каждого конкретного цифрового устройства производится с помощью параметра IO_LEVEL
(см. ниже).
Схемы замещения простейших интерфейсов первого уровня показаны на рис. 6.3. В текстовом виде они записываются следующим образом.
Макромодель стандартного ТТЛ-интерфейса А/Ц первого уровня имеет вид:
.subckt AtoD_STD A D DPWR DGND
+ params: CAPACITANCE=0
*
O0 A DGND DO74 DGTLNET=D IO_STD
C1 A DGND {CAPACITANCE=0.1pF}
.ends
*
.model DO74 doutput (
+ s0name="X" s0vlo=0.8 s0vhi=2.0
+ s1name="0" s1vlo=-1.5 s1vhi=0.8
+ s2name="R" s2vlo=0.8 s2vhi=1.4
+ s3name="R" s3vlo=1.3 s3vhi=2.0
+ s4name="X" s4vlo=0.8 s4vhi=2.0
+ s5name="1" s5vlo=2.0 s5vhi=7.0
+ s6name="F" s6vlo=1.3 s6vhi=2.0
+ s7name="F" s7vlo=0.8 s7vhi=1.4 )
*
.model IO_STD uio (drvh=96.4 drvl=104
+ AtoD1="AtoD_STD" AtoD2="AtoD_STD_NX"
+ AtoD3="AtoD_STD_E" AtoD4="AtoD_STD_NX_E"
+ DtoA1="DtoA_STD" DtoA2="DtoA_STD_NX"
+ DtoA3="DtoA_STD_E" DtoA4="DtoA_STD_NX_E"
+ tswhl1=1.373ns tswlh1=3.382ns
+ tswhl2=1.346ns tswlh2=3.424ns
+ tswhl3=1.511ns tswlh3=3.517ns
+ tswhl4=1.487ns tswlh4=3.564ns )
Макромодель стандартного ТТЛ-интерфейса Ц/А первого уровня имеет вид:
.subckt DtoA_STD D A DPWR DGND
+ params: DRVL=0 DRVH=0 CAPACITANCE=0
*
N1 A DGND DPWR DIN74 DGTLNET=D IO_STD
C1 A DGND {CAPACITANCE=0.1pF}
.ends
*
.model DIN74 dinput (
+ s0name="0" s0tsw=3.5ns s0rlo=7.13 s0rhi=389 ; 7ohm, 0.09v
+ s1name="1" s1tsw=5.5ns s1rlo=467 s1rhi=200 ; 140ohm, 3.5v
+ s2name="X" s2tsw=3.5ns s2rlo=42.9 s2rhi=116 ; 31.3ohm, 1.35v
+ s3name="R" s3tsw=3.5ns s3rlo=42.9 s3rhi=116 ; 31.3ohm, 1.35v
+ s4name="F" s4tsw=3.5ns s4rlo=42.9 s4rhi=116 ; 31.3ohm, 1.35v
+ s5name="Z" s5tsw=3.5ns s5rlo=200K s5rhi=200K )
Более сложная модель интерфейса А/ Ц первого уровня имеет схему замещения, показанную на рис. 6.4. Ее текстовое описание имеет вид:
.subckt AtoD_STD_E A D DPWR DGND
+ params: CAPACITANCE=0
*
O0 A DGND DO74 DGTLNET=D IO_STD
C1 A DGND {CAPACITANCE=0.1pF}
D0 DGND a D74CLMP
D1 1 2 D74
D2 2 DGND D74
R1 DPWR 3 4k
Q1 1 3 A 0 Q74; подложку соединить с DGND
.ends
.model D74 D (IS=1e-16 RS=25 CJO=2pf)
.model D74CLMP D (IS=1e-15 RS=2 CJO=2pf)
.model Q74 NPN (ISE=1e-16 ISC=4e-16 BF=49 BR=.03 CJE=1pf
+ CJC=.5pf CJS=3pf VJE=0.9v VJC=0.8v VJS=0.7v MIE=0.5
+ MJC=0.33 MJS=0.33 TF=0.2ns TR=10ns RB=50 RC=20)
